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こんにちは、研究開発部のTRです。
本記事では、次世代電子デバイスのキーテクノロジーであるシリコン貫通電極(TSV)形成を低コストで実現させる弊社めっき技術開発のお話をさせていただこうと思います。
チップ間の配線距離の最短化に必要なテクノロジーとなるシリコン貫通電極(TSV)
次世代高速通信(5G)や産業、自動車、交通システム、セキュリティーなど、様々な分野において、モノとモノがインターネットでつながるIoT（Internet of Things）の導入が進んでいます。IoTを構成する電子デバイスには、省エネルギーかつ大量のデータの処理、低遅延が求められます。このような要求を満たすためには、チップ間をつなぐ配線をできる限り短くする必要があります。
シリコン貫通電極（TSV：Through Silicon Via）は、チップ間の配線距離を最短化できる技術です。DRAMの積層や、メモリやロジックなどのチップをシリコンウエハ上で接続するシリコンインターポーザー（2.5D実装）に使われています。しかしながら、装置コスト、生産コストが高く、ごく一部の電子デバイスで採用されるにとどまっています。
現在も、低コストで実現できるTSV形成技術、代替技術の開発が盛んに行われており、今後、様々なセンサーや無線通信など異種デバイスを3次元に積層したIoTデバイスへの応用が期待されています。
12インチウエハ用フェイスアップ式自動めっき装置の開発
弊社では低コストで実現できるTSV形成技術のために、経済産業省の平成26年度採択サポイン（サポーティングインダストリー）事業を通じて、12インチウエハ用フェイスアップ式自動めっき装置の開発に取り組んできました。
フェイスアップ式めっき装置は、面内の膜厚均一性が高く、ウエハ面が上を向いているため、孔内に気泡が残留しにくいというメリットがあり、TSVやトレンチ、ビアフィリングに適しています。
また、TSV形成電解銅めっきの前に必要になるバリアシード層の形成については、スパッタ装置が使われることが通例ですが、TSVのサイズによっては、技術的なハードル、コストが変わり、アスペクト比が10を超えるサイズとなると、ビア底の付きまわりが悪く、銅めっきの埋め込み不良を起こすなどのリスクが高くなります。TSVの内部に均一な成膜を可能にする代替プロセスとして、CVDやALDが挙げられますが、コスト負担が大きくなります。
そこで弊社では、バリアシード層を無電解めっきで形成する技術についても、プロセス開発、装置開発を進めています。高アスペクト比のTSVにおいて、スパッタリングと比較しても、均一な成膜が可能となり、かつプロセスコストの低減を図ることが可能となります。
東設ができるお客様の研究開発への支援
弊社では電子部品やセンサー関連のメーカー様から、新製品の開発や、生産装置の導入検討を目的とした銅めっきのデモ評価を承っております。社内では、CVS分析装置、断面研磨機を有しており、TSVやビアフィリング、スルーホールめっきの基礎評価を行う環境を整えています。
通常、お客様からシリコンやガラス、樹脂など、テストサンプルをご支給いただき、めっきプロセスの評価をしておりますが、必要に応じて、専用のめっき治具の製作を行ったり、弊社でウエハ加工メーカーからテスト用サンプルを調達することも可能です。
ご要求のプロセス条件に適した生産装置のご提案、お客様社内用めっき実験機の設計製作もさせていただきます。
最後に
いかがでしたか？
東設ではTSV、ビアフィリング、スルーホールめっきに対し豊富な経験を持つプロセスエンジニアがお客様の研究開発を支援させていただきます！
東設に興味を持っていただいた方はこちらから。
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