先端パッケージングとフェイスアップ式めっき――TSV・RDL・マイクロバンプの膜厚均一性

9月29日

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こんにちは、営業部のTZです。

東設は、ウエハ・基板向けの電解めっき装置を、先端電子デバイスの製造現場へ数多く納入してきました。

近年拡大する生成AIへの投資は、弊社のめっき装置ビジネスにも大きな影響を及ぼしています。

そこで本シリーズでは、市場の視点から、東設のめっき装置が果たす役割をご紹介します。

この記事では、チップレット・3次元半導体の拡大で注目される先端パッケージングと、微細配線電極形成用銅めっき、フェイスアップ式についてお届けします。ご参考になれば幸いです。

かつて、半導体の価値創出は「前工程がすべて」と言われてきました。微細化を競う前工程が、性能向上の主戦場だったためです。

しかし現在、その重心は後工程にも広がっています。複数のチップを高密度に接続する先端パッケージングは、AIチップの性能を左右する重要な技術として存在感を高めています。

本記事では、先端パッケージング市場の成長と、配線形成工程でフェイスアップ式めっきが果たす役割を解説します。AI需要連鎖とめっき技術の関係を俯瞰する「総論編」の詳細記事です。

この記事のポイント

先端パッケージング市場は、AI向け半導体の高性能化を背景に拡大しています。
TSV、RDL、マイクロバンプでは、銅めっきによる微細配線電極形成時の膜厚均一性が歩留まりを左右します。
フェイスアップ式は、銅めっきを含む全用途に共通し、基板全面の膜厚ばらつきを抑えるためのめっき方式です。

先端パッケージング市場の成長

AIアクセラレータの高性能化には、大容量メモリとの高速な接続が欠かせません。そのため、チップレット、ファンアウトパッケージング、TSV（シリコン貫通電極）、RDL（再配線層）、マイクロバンプなど、複数チップを高密度に接続する技術への投資が加速しています。

市場規模の算定範囲は調査会社によって異なりますが、先端パッケージング市場は2026〜2035年にかけて、年平均7〜11％前後で成長するとの予測が共通しています。GIIは年平均成長率（CAGR）11.3％を予測し（GII）、LucintelはCAGR7.8％と見込んでいます（Lucintel）。

Yole Groupは、2025年の550億ドル規模から2031年には1,200億ドル超へ拡大すると予測しています（Advanced Packaging Magazine）。複数の予測が、堅調な市場拡大を示しています。

国内でも、先端パッケージングへの投資が進んでいます。Rapidusは2026年2月に官民合計2,676億円の資金調達を完了しました。NEDOの2026年度計画では、チップレットやパッケージ設計・製造技術の開発も承認されています（Tom's Hardware）。

チップレットの広がりとFOPLPの動き

先端パッケージングの大きな潮流は、チップレットの採用です。

CPU、GPU、メモリ、I/Oなどの機能を分割した複数のチップを、1つのパッケージ内で高密度に接続することで、性能、消費電力、開発効率の最適化を目指します。

チップレットとは、SoCとして一体化していた機能を、演算、メモリ、I/Oなどの機能単位に分割し、個別の小チップとして設計・製造したうえで、1つのシステムとして接続・統合する設計・実装の考え方です。

チップレット間の接続には、インターポーザ、2.5D実装、3次元積層、ファンアウトなど、製品要件に応じた選択肢があります。

FOPLPは、その選択肢の一つとして、チップレット対応パッケージの量産性とコスト競争力の向上が期待される技術です。

FOPLP（Fan-Out Panel-Level Packaging：パネルレベル・ファンアウト・パッケージング）は、円形ウェハではなく方形の大型パネルを用いるファンアウト方式です。大面積パネルの活用により、チップレット対応パッケージの量産性向上と、チップ当たりのコスト低減が期待されます。一方で、パネルが大型化するほど、基板全面で安定した膜厚を確保する難度は高まります。

TSMCは、CoPoS（Chip-on-Panel-on-Substrate）というパネルレベルのパッケージ技術を推進し、310×310mmパネルの標準化を進めています。ASEは、2026年末までのFOPLP量産開始を目標に、高雄で新工場を建設中です（TrendForce）。力成科技（Powertech）はBroadcomとの合弁でシンガポールにFOPLP工場を建設し、加成式の微細RDL技術の量産化を目指しています（台北時報）。

国内でも、アオイ電子が高密度実装や高放熱など、多様な市場ニーズに対応する先端パッケージの開発を進めています（アオイ電子）。先端パッケージングは、前工程に偏っていた半導体の価値創出を、後工程や周辺工程へと広げています。

TSV・RDL・マイクロバンプにおけるめっきの役割

先端パッケージングの微細配線電極形成では、銅めっきが重要な役割を担います。

TSVは、チップを貫通する銅めっきで電気的な接続をつくる技術です。RDLは、基板上に並んだチップとチップの間を短距離で接続するための微細配線です。マイクロバンプでも、銅ピラーという微細な接続電極で、いずれも銅めっきで形成されます。

これらの工程に共通する課題が、膜厚均一性です。

半導体エンジニアリングの専門メディアによると、高密度ファンアウトパッケージングでは、RDLの線幅・スペースが2マイクロメートル以下、バンプピッチが20マイクロメートル以下へと微細化しています。膜厚のばらつきは、直接的に歩留まりの低下につながります（Semiconductor Engineering）。

微細化が進むほど、ウェハや基板上のパターンの違いが、銅めっきの膜厚ばらつきとして現れやすくなる一方で、要求される膜厚均一性はさらに厳しくなっています。

めっき装置には、めっき槽内の構造、めっき液の安定した撹拌とめっき液の循環、めっき液濃度と電流分布の精度の高いコントロール、気泡の滞留を抑えながら、基板全面で均一な膜厚を実現する設計が求められます。

以上のことから、先端パッケージングが高度化し普及が進むにつれて、ますます高精度なめっき技術への需要が拡大することを意味しています。

フェイスアップ式めっきの優位性

めっきには複数の処理方式があります。

そのなかでフェイスアップ式は、銅めっきを含むすべての用途に共通する方式です。

先端パッケージングの微細配線電極形成においても、その特長を活かすことができます。

フェイスアップ式は、めっき面を上に向けて処理する、全用途に共通するめっき方式です。

大面積の基板表面上を流れる、めっき液の流れやスキージ撹拌により、均一なめっき条件を管理するのに適しています。また基板表面の構造体の気泡が抜けやすく、基板全面の膜厚ばらつきを抑えることにつながります。

フェイスアップ式では基板を水平に向けて搬送を行います。電解めっきは枚葉処理（基板を1枚ずつ工程に流す）の方式をとりますが、基板を治具にセットして垂直に搬送する縦型ディップ方式と比較して、ロボット搬送においては、治具が不要でシンプルな機構であることから、コスト面と装置の安定稼働においては優れた方式といえます。

TSV、RDL、マイクロバンプのいずれの工程でも、均一な膜厚をいかに実現するかが歩留まりを左右します。フェイスアップ式は、この要件に適した技術です。